DDR2 controller求助

l2002924700

小弟在使用altera DDR2 controller的时候遇到一个问题，就是讲在进行burst传输的时候，local_be必须是全部有效，不能使部分有效，否则，在进行burst传输时就会出现地址紊乱的情况，我现在不知道这是IP固有的问题呢？还是我IP用错了呢？但是，按我想Altera再设计这个IP的时候不可能这么傻，估计是我哪块设得不对，望大虾指教！

abner_cheng

尽可能是全部有效。屏蔽也没有太大作用，效率都是一致的。建议你还是全部有效。

xiaoyiuestc

回复 30# catcat_2
你好，大神！我想问一下我想仿真一下自己的ddr2控制器（调用altera的ddr2 ip核）可不可以使用生成ip核时自动生成的那个testbench呢，是否需要做相应修改呢，因为testbench里面一些信号我自己的控制器里面没有。我试着修改一下后发现mem_dq要么为零要么为x值。您是怎么对自己的ddr2控制器进行仿真的呢，如果能有相应的testbench参考代码就更好啦，希望能不吝赐教。谢谢！

999

see see

aifuliwade

回复 46# ckzuan


    你好，麻烦问一下你弄的ddr2最后好了没？我现在刚弄，遇到了跟您当初一样的问题，那么多的生成文件，不知道怎么操作测试，全部拉进去运行不出来，麻烦您指导一下。谢谢！

zcjzcj11

回复 6# catcat_2


   感谢为我解惑！

momo0502

感觉看到这篇帖子有点晚了，前端时间也搞了下DDR2，好多问题不是很懂，看了后明白了一些。

gxiaob

回复 13# catcat_2
您好！我正在用xilinx的ddr2控制器，请问你的ddr3在时序约束方面是如何做的？谢谢！

whz1006

回复 6# catcat_2


    这位大侠你好，小弟最近刚开始接触altera的ddr2 sdram high performance controller，想通过给出的example design 验证一下我的板子上的ddr2是否能够正常工作，下板后，发现每一个测试周期中大多数的数据都是正确的，但都会有一小段读出的数据与写入的数据不符，但是不多。我的DDR2不在ip核提供的ddr2列表中，但我已根据ddr2的手册,修改了ip核设置。想请您帮忙想想可能是哪里出了问题。谢谢

ckzuan

还有疑问，DDR2 SDRAM Controller with UniPHY不要建立工程文件，而DDR2 SDRAM Controller 却要建立工程文件才能生成IP。

ckzuan

新手上路！最近我也正在搞altera的DDR2 IP，选的是DDR2 SDRAM Controller with UniPHY这个和DDR2 SDRAM Controller 有什么区别？因为我用的FPGA是S3只能选UniPHY这个。简单设置了下就generate了，顶层文件应该是自己命名的ddr2_if，请问其他的.v文件都哪些啊，看着产生了一大堆。全部导进去综合了一遍不对啊！像ddr2_if_pll0.v这都没有啊，但是里面却有实例化。。。另外还有很多问题要问，请指教！