快崩溃了，请高手指教！--Questasim6.4c clocking采样问题！

Phirix

我的代码中定义了一个接口，在使用接口时，时钟采样值不对：

`timescale 1/100

interface Rx_if;
logic rvalid;
logic rready
logic [63:0] rdata;

clocking cb @(posedge clk);
  default input #5,output #5;
  output rready;
  input rvalid,rdata;
endclocking : cb

modport TB (clocking cb);

endinterface :axi_if

virtual Rx_if.TB vTb

program automatic test(...)

vTb Rddata;
logic [63:0] RcvData;
...
...

    while(rvalid&&rready==0)
        @Rddata.cb;
    RcvData = RcvData.rdata;
...
...
endprogram


RcvData 的值总是采集时钟上升沿之后的数据，正常应该采集时钟沿之前的数据，望高手指点！

tjuyfb

学习一下

sky_one

再采样一次不就能取到你想要的值，不过时序不知道会不会乱

ricky_luo

你的时间单位写的有问题。
`timescale 1/100->`timescale 1ns/10ps

syq0917

同初学者。。。

Phirix

回复 4# liu_uestc

感谢答复，QQ上请教

Phirix

回复 3# usb_geek

感谢答复~

我是个初学者，呵呵，都是在已有的工程上修改代码来跑的，不用clocking比较麻烦。。

Phirix

回复 2# darrenxu
感谢答复~
试过了，不行，代码运行时报错。。。

一路樱花飘

了解一下。。

liu_uestc

你这个接口写得极其混乱，不是一般的interface用法。