求助：用VCS跑Systemverilog代码时，在makefile文件中的一个指令不懂

pkulafang · 发表于 2009-8-27 12:01:00

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求助：用VCS跑Systemverilog代码时，在makefile文件中的一个指令不明白是啥意思，哪位高手能够赐教，十分感激～！！！
vcs -sverilog -debug_all +libext+.sv -y . -cm line+tgl -lca
中的-lca是用来干什么的，起什么作用？有关它的知识多讲解一下吧。谢谢各位啦～～

le_wu · 发表于 2019-1-6 19:05:43

回复 2# 能饮一杯

多谢

gengbao · 发表于 2018-5-11 14:08:13

不错顶顶顶

xm900626 · 发表于 2015-11-19 08:20:26

2楼正解:lo

lw2015 · 发表于 2015-11-18 09:43:32

楼主发帖能帮助到大家这样很好楼主辛苦了。

lw2015 · 发表于 2015-11-18 09:42:38

楼主发帖谢谢楼主对大家的帮助，楼主辛苦了

lw2015 · 发表于 2015-11-18 09:41:27

谢谢楼主发帖帮助大家。

jeffej · 发表于 2015-11-17 22:22:21

just VCS !!!

sherry_001 · 发表于 2013-6-4 16:52:19

不懂～

wangzhiyong012 · 发表于 2013-5-31 20:07:13

楼主你好，能不能给我发一个makefile模板，我刚开始学！谢谢！
wangzhiyong0225@126.com

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