关于ADC流片后THD测试问题

jcxwzy · 发表于 2023-12-6 09:44:28

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咨询一下，ADC回片测试THD，发现相同配置，不同芯片的THD差异比较大，约在5dB左右；而且在不同VDD情况下，THD差异也比较大，甚至能有8-9dB的差异，这种差异如果降低采样频率却可以弥补；这些差异在仿真中是体现不出来的，所以ADC芯片如果要量产是不是一定要进行筛片？还是设计流程中存在缺陷？

nanke · 发表于 2023-12-6 10:13:52

不知是什么架构，测了多少颗。可能仿真没跑全（rcc+pvt+蒙特卡洛），差这么多也正常。

jcxwzy · 发表于 2023-12-6 13:18:19

nanke 发表于 2023-12-6 10:13
不知是什么架构，测了多少颗。可能仿真没跑全（rcc+pvt+蒙特卡洛），差这么多也正常。 ...

是SDM架构，仿真MC确实没跑，这个MC来计算THD是否太耗费时间了？

esbwong · 发表于 2023-12-6 13:37:23

降低采样频率却可以弥补 -> insufficient settling
仿真没跑SS 125c low ibias low supply?

jcxwzy · 发表于 2023-12-6 13:56:25

esbwong 发表于 2023-12-6 13:37
降低采样频率却可以弥补 -> insufficient settling
仿真没跑SS 125c low ibias low supply? ...

你好，这个insufficient settling是指哪方面的不足？

SSSS corner都是跑了的；

nanke · 发表于 2023-12-6 14:09:46

jcxwzy 发表于 2023-12-6 13:18
是SDM架构，仿真MC确实没跑，这个MC来计算THD是否太耗费时间了？

整体跑不了的话，可以跑重点模块，比如运放，再比如多比特dac。前面那层楼说的对，和采样率相关可能就是开关电容，或者运放带宽不够。和电源电压相关应该是正常的，仿真应该也能看到吧。如果主要是2/3阶谐波，那运放嫌疑比较大。

jcxwzy · 发表于 2023-12-6 14:33:42

nanke 发表于 2023-12-6 14:09
整体跑不了的话，可以跑重点模块，比如运放，再比如多比特dac。前面那层楼说的对，和采样率相关可能就 ...

如果是采样电容的话，那应该是采样电容过大了吧？

确实是2/3次谐波比较严重；

jcxwzy · 发表于 2023-12-6 14:37:11

esbwong 发表于 2023-12-6 13:37
降低采样频率却可以弥补 -> insufficient settling
仿真没跑SS 125c low ibias low supply? ...

你好，这个insufficient settling是指啥的？

SSSS corner的PVT是跑过的；

hebut_wolf · 发表于 2023-12-6 16:05:39

本帖最后由 hebut_wolf 于 2023-12-6 16:07 编辑

楼主，你的thd跟采样频率和电源电压相关，让人不得不怀疑setup。请问你是DT的结构吗？ input buffer是片内还是片外？
adc的量产不需要筛片，都是设计保证，不然太浪费了。

serdesfans · 发表于 2023-12-6 22:01:03

‘这些差异在仿真中是体现不出来的’ ，仿真bench合理性及完整性是否能确保，加上楼上几位说的PVT, Monte-Carlo都有做？

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