电源版图HVLUP问题

new_land · 发表于昨天 22:28

在跑顶层版图的时候，遇到了很多下述报错：

HVLUP.W.3_HVDMY_24_20_16_12_9_6_GA { @ Min width of N+ HV LUP guard ring of Low-side I/O HV device(except Fully-isolated Low-side I/O HVNMOS) >= 2
@ (N+ HVLUP guard ring is an additional ring for Low-side I/O HV device)
POST_DRIVER_ACT_HVN_LS_HVDMY_24_20_16_12_9_6_GA_NONFULL NOT INSIDE NPOD_GR_H_L_HVDMY_24_20_16_12_9_6_GA
POST_DRIVER_ACT_HVP_LS_HVDMY_24_20_16_12_9_6_GA NOT INSIDE NPOD_GR_H_L_HVDMY_24_20_16_12_9_6_GA
}

我的理解是需要给对应的P/N高压管再包两层isolated ring就可以消除上述错误。但是因为报错实在太多，真的一个个加保护环等于我的所有版图布局要重新排列，代价有点大。想请教是否有别的办法能消除该错误呢？（而且我原本高压管就有两层iso ring在了，我不理解为什么还要再额外包两层，就因为更保险？？）

以及，什么时候会出现上述报错呢？是否是只有在管子的D端和pad相接才会报错，若是S端和pad相接就不会出现该错误？

还有，我用的管子名称带iso，应该就是fully-isolatd类型的（因为工艺库中只有两种类型高压管，另一个管子名称中不带iso），那为什么我还会报错呢？他不是except fully-isolated...吗？？

很多困惑，无从下手，望得指教，感激不尽 T_T ...

zly1006 · 发表于 7 小时前

跟两层ring有什么关系不是报错ring的width要大于2吗看看hilight的错误

zly1006 · 发表于 7 小时前

感觉你完全没理解对啊第一次做TOP？接IO lu的错在这种电源项目提前就要提前测试下不能都等到top处理不然有的坑给你踩仔细对着dr看下,不懂就做测试电路

new_land · 发表于 4 小时前

zly1006 发表于 2025-11-26 10:33
跟两层ring有什么关系不是报错ring的width要大于2吗看看hilight的错误

P1

这是其中一个报错，是我电荷泵的一个p型功率管。hightlight的地方是功率管衬底的位置。第一张图我只显示了SH_N和NIMP层，剩下的虚线处就是hightlight。
这个地方的衬底宽度是调器件的时候默认的，确实小于2um，但是外部衬底ring的宽度是大于2um的，为什么还会报错呢？

我之所以说可能是需要再加层ring来改错是因为昨天晚上我给其中一个相对好改的地方又加两层ring之后，确实那个地方就没有再报错了，所以是