电源版图HVLUP问题

new_land

在跑顶层版图的时候，遇到了很多下述报错：


HVLUP.W.3_HVDMY_24_20_16_12_9_6_GA { @ Min width of N+ HV LUP guard ring of Low-side I/O HV device(except Fully-isolated Low-side I/O HVNMOS) >= 2
                                           @ (N+ HVLUP guard ring is an additional ring for Low-side I/O HV device)
        POST_DRIVER_ACT_HVN_LS_HVDMY_24_20_16_12_9_6_GA_NONFULL NOT INSIDE NPOD_GR_H_L_HVDMY_24_20_16_12_9_6_GA
        POST_DRIVER_ACT_HVP_LS_HVDMY_24_20_16_12_9_6_GA NOT INSIDE NPOD_GR_H_L_HVDMY_24_20_16_12_9_6_GA
}

我的理解是需要给对应的P/N高压管再包两层isolated ring就可以消除上述错误。但是因为报错实在太多，真的一个个加保护环等于我的所有版图布局要重新排列，代价有点大。想请教是否有别的办法能消除该错误呢？（而且我原本高压管就有两层iso ring在了，我不理解为什么还要再额外包两层，就因为更保险？？）

以及，什么时候会出现上述报错呢？是否是只有在管子的D端和pad相接才会报错，若是S端和pad相接就不会出现该错误？

还有，我用的管子名称带iso，应该就是fully-isolatd类型的（因为工艺库中只有两种类型高压管，另一个管子名称中不带iso），那为什么我还会报错呢？他不是except fully-isolated...吗？？

很多困惑，无从下手，望得指教，感激不尽 T_T ...