关于DNW的相关问题

mazhlion

   

滑溜 发表于 2025-9-29 17:11
designrule上没有

design rule相关的文件有很多的，你们用的那个fab的process？基本上所有的fab都提供这个文件。这类文件至少十个以上，还有fab提供上百的文件。如果没有相关文件可以让你们的cad去fab下载。

mazhlion

   

滑溜 发表于 2025-9-29 17:11
designrule上没有

如果真的没有，还不换fab。可以通过研究lvs和drc文件来找到答案。

滑溜

   

mazhlion 发表于 2025-9-29 17:20
如果真的没有，还不换fab。可以通过研究lvs和drc文件来找到答案。

你说哪个工艺的designrule有，我去翻翻

mazhlion

   

滑溜 发表于 2025-9-29 17:22
你说哪个工艺的designrule有，我去翻翻

基本上所有的都有呀，tsmc umc gf hhgrace csmc xfab，东部.....。
一般esd文件， cross section，器件的电学特性，都是会给全的。你们不会是只看一个layout的文件吧？

110006

   

滑溜 发表于 2025-9-29 14:57
您的回答和我的想法一样。我同事认为DNW独立成阱，能够独立分离psub做衬底给Nmos用，NW加上N+引出只是为 ...

我明白你的问题了，核心在于DNWELL中的PWELL (也就是NMOS的bulk).   关键在于其他同仁的回复，要去看design rule, 看器件剖面图。
因为隔离型器件不同的fab在不同的节点有不同的工艺实现，（以下为我个人猜测，具体可以通过JDV 查看NWELL/PWELL mask图形确认）。
譬如你左侧的黑白图，可以理解为DNwell是表面注入，高温推结形成，所以这个DNWELL的结构类似NWELL， 但比NWELL 结深浓度低。 典型的特点，DNWELL内部为N型， 所以可以看到有独立的PWELL注入， DNWELL中的NWELL必须为DNWELL同电位，大概率DNWELL中非PWELL区域为普注NWELL， 所以版图设计中不需要包NWELL。  
右侧彩色图，DNWELL的实现应该是NBL，就是埋层实现，DNWELL内部为P-epi， 是P型, 大概率非NWELL区域会普注PWELL，这时PWELL必须为同一电位 。 这种工艺由于NBL埋层的深度，需要另外设计NWELL或者DNWELL 作为NBL的纵向连接，所以版图设计中必须包NWELL。

所以实际设计中，不用纠结是不是rule写的不对，尤其是大厂/成熟工艺一般不会有这类问题，根据DRC结果修改版图就可以了。