DC报错 Min pulse width constraints

nzn

请教一下大家，在做DC的时候报错Min pulse width constraints，现在时钟的定义是周期62.5ns，高电平8ns(特殊应用)，这个问题严重吗，对于65nm工艺来说可以做到吗


DC脚本如下：


set CLK_NAME1         clk1
set CLK_PERIOD1       62.5
set CLK_SKEW1         [expr $CLK_PERIOD1*0.03]
set CLK_TRAN1         [expr $CLK_PERIOD1*0.08]
set CLK_LATENCY1      [expr $CLK_PERIOD1*0.2]
set CLK_SRC_LATENCY1  [expr $CLK_PERIOD1*0.05]

create_clock -name $CLK_NAME1 -period $CLK_PERIOD1  -waveform {0 20}  [get_ports $CLK_NAME1]
set_ideal_network [get_ports $CLK_NAME1]
set_dont_touch_network [get_ports $CLK_NAME1]
set_drive 0 [get_ports $CLK_NAME1]
set_clock_uncertainty -setup $CLK_SKEW1 [get_clocks $CLK_NAME1]
set_clock_transition -max $CLK_TRAN1 [get_clocks $CLK_NAME1]
set_clock_latency -source -max $CLK_SRC_LATENCY1 [get_clocks $CLK_NAME1]
set_clock_latency -max $CLK_LATENCY1 [get_clocks $CLK_NAME1]

set CLK_NAME2    clk2
set CLK_PERIOD2   10
set CLK_SKEW2     [expr   $CLK_PERIOD2*0.03]
set CLK_TRAN2     [expr   $CLK_PERIOD2*0.08]
set CLK_LATENCY2  [expr   $CLK_PERIOD2*0.2]
set CLK_SRC_LATENCY2  [expr   $CLK_PERIOD2*0.05]

create_clock     -period    $CLK_PERIOD2     [get_ports $CLK_NAME2]
set_ideal_network        [get_ports $CLK_NAME2]
set_dont_touch_network   [get_ports $CLK_NAME2]
set_drive  0             [get_ports $CLK_NAME2]
set_clock_uncertainty    -setup  $CLK_SKEW2     [get_clocks  $CLK_NAME2]
set_clock_transition     -max    $CLK_TRAN2     [get_clocks  $CLK_NAME2]
set_clock_latency  -source -max  $CLK_SRC_LATENCY2  [get_clocks  $CLK_NAME2]
set_clock_latency  -max          $CLK_LATENCY2      [get_clocks  $CLK_NAME2]


set CLK_NAME3    clk3
set CLK_PERIOD3   62.5
set CLK_SKEW3     [expr   $CLK_PERIOD3*0.03]
set CLK_TRAN3     [expr   $CLK_PERIOD3*0.08]
set CLK_LATENCY3  [expr   $CLK_PERIOD3*0.2]
set CLK_SRC_LATENCY3  [expr   $CLK_PERIOD3*0.05]

create_clock     -period    $CLK_PERIOD3     [get_ports $CLK_NAME3]
set_ideal_network        [get_ports $CLK_NAME3]
set_dont_touch_network   [get_ports $CLK_NAME3]
set_drive  0             [get_ports $CLK_NAME3]
set_clock_uncertainty    -setup  $CLK_SKEW3     [get_clocks  $CLK_NAME3]
set_clock_transition     -max    $CLK_TRAN3     [get_clocks  $CLK_NAME3]
set_clock_latency  -source -max  $CLK_SRC_LATENCY3  [get_clocks  $CLK_NAME3]
set_clock_latency  -max          $CLK_LATENCY3      [get_clocks  $CLK_NAME3]

# 声明 clk1、clk2、clk3 为互相异步的独立时钟域
set_clock_groups -asynchronous \
    -group $CLK_NAME1 \
    -group $CLK_NAME2 \
    -group $CLK_NAME3