锁相环（PLL）后仿真LPF输出Vctrl波动

its_aleix

请教论坛的各位前辈一个锁相环的问题。（红色是前仿，绿色是后仿的数据）

小弟做了一个锁相环，之前的问题都解决的七七八八，前仿真锁定后Vctrl呈现一个下降的趋势，也就是UP和DN之间的相位差时越来越小的，是正常现象。这样下来随着仿真的运行，最后波动的幅度再2mv左右（小弟这个PLL性能一般，但足够用了）

最近后仿验证，调整VCO的电容之后，再各个Corner下都能正常锁定，但是发现peaktopeak jitter变大了很多，查看内部节点发现Vctrl电压是一个上升的趋势，并且波动的幅度和波动的方式都发生了变化（相较于前仿真）

后仿PFDCP查看mismatch倒是没问题，仿的tran截取稳定后的CP_OUT电流来看的，tttt/25下为83nA（50uA电流输出下），比前仿还小了一些，前仿为145nA（怀疑是仿真精度问题，小弟只用了conservative，没有额外修改仿真步长）

小弟现在有三个方向
1、小弟的LPF用的都是MOM电容，不晓得后仿会不会存在电容变化较多，导致带宽变化而影响环路稳定性，最终导致Vctrl波动较大，且jitter也增大
2、VCO的Kvco相较于前仿要小5MHz/V，我在网上搜索说Kvco也会影响带宽。
3、分频器使用的MMD结构，后仿真功能是没问题的，不清楚分频器会有哪些方面导致后仿稳定性变差
4、各模块的pnoise仿真，相较于前仿没有什么变化，而且我后仿的tran是没有开transient仿真的

以上是小弟的一些猜想，目前找不出其他原因，论坛各位做过PLL有经验的前辈们，是否碰到过类似的问题，还希望各位前辈给予解答帮助。
小弟第一次做PLL，还是有很多不明白的地方，描述的不准确的地方，还希望各位前辈指正。

its_aleix

更新一下
1、LPF单独仿AC，和前仿倒是没有太大差异。如图所示

2、环路使用前仿的LPF，其他模块后仿，电路就正常，而且Vctrl贴近VCO单独仿真的数值。

所以我怀疑是版图布线出了点问题，导致LPF输出不对？？？期待论坛前辈们解答

qinkun

把裕度加大点呢

nanke

多少变到多少。仿真如果有用一些加速仿真器或者选项，需要把time step设小以提高精度。

its_aleix

nanke 发表于 2025-6-3 19:04
多少变到多少。仿真如果有用一些加速仿真器或者选项，需要把time step设小以提高精度。 ...

前辈，我前仿的波动幅度峰峰值为2mv，后仿翻倍到5mv，我现在把各个模块单独搭建仿真（即把PFD、CP、LPF、VCO、DIV搭建成环路，不考虑版图连线的影响），发现Vctrl波动幅度减小了，所以我现在认为CP输出到LPF的那根线有问题
LPF输出给VCO的线，很短很粗（7um长。1um线宽），并且周围没有其他东西干扰，所以我认为这根线应该问题不大。
仿真精度上都没变，都是选择了仿真器默认的最大精度conservative。没有单独设置最大步长来提高精度