set_multicycle_path会不会存在亚稳态问题？？

Anturze · 发表于昨天 13:50

本帖最后由 Anturze 于 2024-12-24 13:54 编辑

flyskyseu 发表于 2024-12-24 10:37
这样设计有问题啊，肯定会有被setup采到的风险

那设计应该如何做呢？假如说源数据的组合逻辑延迟大概就是源时钟的半个周期左右，让源时钟给个valid信号保证采样时钟只采样一次？

Anturze · 发表于昨天 14:21

mgc455 发表于 2024-12-23 18:19
约束时按照设计来写的，一个周期的setup对于工具以及设计来说都是不需要考虑的。如果需要考虑第一个周期 ...

主要考虑两个时钟间最差路径肯定是没有一个周期的setup时间，但是最好路径正好是一个周期的setup时间情况

flyskyseu · 发表于昨天 14:45

不到一个周期的打一拍，超过的设set_muliticyle_path

flyskyseu · 发表于昨天 14:58

其实也可以设成setup 2 hold 1，让后端PR修掉timing问题就好了

Anturze · 发表于昨天 15:10

flyskyseu 发表于 2024-12-24 14:58
其实也可以设成setup 2 hold 1，让后端PR修掉timing问题就好了

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应该还是hold设0吧

Anturze · 发表于昨天 15:29

flyskyseu 发表于 2024-12-24 14:58
其实也可以设成setup 2 hold 1，让后端PR修掉timing问题就好了

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应该hold设0吧

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