外部时钟初始态导致门控单元产生不定态，如何处理？

刘兴国 · 发表于 2024-12-12 10:08:18

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由刘兴国于 2024-12-12 10:16 编辑

门控单元一般在时钟低电平的时候将使能信号传输过latch。但如果时钟信号上电一直为高，门控单元的输出（即门控后的时钟信号）显示为不定态，而且在电路中传递。这种情况需要如何处理？

puxiancheng · 发表于 2024-12-12 10:12:11

换成高电平latch的ICG？

刘兴国 · 发表于 2024-12-12 10:18:26

puxiancheng 发表于 2024-12-12 10:12
换成高电平latch的ICG？

如果时钟相位是固定的，似乎可以解决。但是外部时钟的相位没有办法确认，另一种情况总还是会有不定态？

puxiancheng · 发表于 2024-12-12 10:23:42

刘兴国发表于 2024-12-12 10:18
如果时钟相位是固定的，似乎可以解决。但是外部时钟的相位没有办法确认，另一种情况总还是会有不定态？
...

用外部时钟同步2拍之后，再接ICG。

刘兴国 · 发表于 2024-12-12 13:14:20

puxiancheng 发表于 2024-12-12 10:23
用外部时钟同步2拍之后，再接ICG。

是用外部时钟同步门控的使能信号吗？如果不在意漏掉两三个时钟的话似乎是可以了！

或者用带复位的latch组合成门控呢？上电给个默认值，门控的输出就不会有不定态了。

aktwhh · 发表于 2024-12-12 18:12:29

传输门后面加一个对地的下拉NMOS管

刘兴国 · 发表于 2024-12-14 10:47:01

aktwhh 发表于 2024-12-12 18:12
传输门后面加一个对地的下拉NMOS管

数字流程貌似没办法只加下拉管吧？

aktwhh · 发表于 2024-12-16 11:18:59

刘兴国发表于 2024-12-14 10:47
数字流程貌似没办法只加下拉管吧？

倒也是

, 那手动ECO加呢?

hxy2018 · 发表于 2024-12-16 14:31:10

这个属于CDC了, 可以打两拍采样。如果要求不高，可以在Latch/D前加个与门，将外部信号和!clk做一个与，过滤掉clk为高时的外部信号带来的glitch.

[求助] 外部时钟初始态导致门控单元产生不定态，如何处理？