关于数字PLL中的SDM问题

tanborui123

一般而言数字pll有分为dpll和adpll两种，后者基本是R.B.S开创的类别。在这两种类别的数字pll中，基本上都有SDM的对vco控制的应用，目的应该都是为了提升DCO能达到的最小分辨率吧？(对这一点不敢完全肯定现在，但是ADPLL中这是肯定的)。


那么对于ADPLL的中SDM的使用反而比较清晰明了，和一般模拟锁相环中用SDM去dither分频器的概念完全一致，比如把一个5位的控制字拓展成10位，后5位自然就成了小数部分，然后SDM量化这个小数的结果和前5位整数相加，图片中也清晰表达了这个过程。

我想问的是，对于DPLL中，图片中展示的SDM用法，其原理和ADPLL中一致吗？一开始我以为是一样的，但是现在又不确定了

LoktikVJ

you don't need to use additional pll for dsm, people just use divided high speed clock from dco. small diff beteen sec and first in dsm conrol codes, for second implementation dsm used fraq part of bits to increase pll freq resolution.

tanborui123

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