16bit 1Mbps SAR ADC的Vcm开关问题

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SAR ADC各模块：采样使用栅压自举，DAC采样8+8分段，传统下级板开关策略，比较器多级级联动态锁存采用输出失调校准（比较器性能应该没有调好，暂时将就用），传统同步时序逻辑。
激励：模拟VDD=2.5，数字VDD=1.2，输入信号、Vref以及Vcm直接使用理想源。

问题：在采样时，由于开关策略以及比较器失调校准，需要上级板接入Vcm。控制Vcm的开关使用理想switch，整体SAR仿真ENOB有15+；更换成NMOS的话ENOB直接变成14+。请问各位佬这是什么原因导致的，怎么去调整(NMOS开关尺寸怎么调，ENOB都上不去)？？（ps：已控制开关信号，确保在采样结束，先断开上级板与Vcm的连接，再进行转换）

                               
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最近找到问题原因了，在采样阶段，DAC下极板的vin在变化，会在上级板引起电压的变化，而vcm电压源（ps：这里电源用的都是理想源）为了使上级板维持在vcm，它会将极板电压往vcm的方向拉，这两个不同方向的电压变化在vcm附近形成了动态平衡，最终导致在采样阶段比较器两输入（或者说DAC两输出）一个比vcm偏大，一个比vcm偏小。
通过仿真分析，这种现象可以看作是vcm开关的导通电阻和采样电容阻抗分压。1、减小开关导通电阻（仿真验证过，上述讲到理想switch能实现更高ENOB，也是因为导通电阻小的原因），2、减小采样电容（仿真验证过，但是为了满足热噪声的要求，难以减小太多），3、减小vin的变化（仿真验证），4、增大vcm的驱动（猜测，是不是因为我的vin和vcm都采用理想源，才会导致因为竞争最终在vcm产生产生动态平衡，实际设计vcm驱动如果比vin大，这种影响是不是会很小）
感觉做1M 16bit SAR ADC的人很多，但几乎没见有人谈过这个问题，只能自己一点点探索。我之后打算折衷改善上面提高的几个方面尝试一下，佬们一般怎么解决这个问题的呢？

待学芯

1.单NMOS开关，可以做自举，高速pipe-sar里用过
2.一个开关接cdacp到vcm，一个开关接cdacn到vcm，一个开关接cdacp到cdacn。最后这个开关很有用。
3.可以做一个等效vcm=vref/2或vdd/2，采样时一半电容上极板接高电平，一半电容上极板接低电平。