16bit 1Mbps SAR ADC的Vcm开关问题

li13313219079

SAR ADC各模块：采样使用栅压自举，DAC采样8+8分段，传统下级板开关策略，比较器多级级联动态锁存采用输出失调校准（比较器性能应该没有调好，暂时将就用），传统同步时序逻辑。
激励：模拟VDD=2.5，数字VDD=1.2，输入信号、Vref以及Vcm直接使用理想源。

问题：在采样时，由于开关策略以及比较器失调校准，需要上级板接入Vcm。控制Vcm的开关使用理想switch，整体SAR仿真ENOB有15+；更换成NMOS的话ENOB直接变成14+。请问各位佬这是什么原因导致的，怎么去调整(NMOS开关尺寸怎么调，ENOB都上不去)？？（ps：已控制开关信号，确保在采样结束，先断开上级板与Vcm的连接，再进行转换）

                               
登录/注册后可看大图

                               
登录/注册后可看大图

li13313219079

最近找到问题原因了，在采样阶段，DAC下极板的vin在变化，会在上级板引起电压的变化，而vcm电压源（ps：这里电源用的都是理想源）为了使上级板维持在vcm，它会将极板电压往vcm的方向拉，这两个不同方向的电压变化在vcm附近形成了动态平衡，最终导致在采样阶段比较器两输入（或者说DAC两输出）一个比vcm偏大，一个比vcm偏小。
通过仿真分析，这种现象可以看作是vcm开关的导通电阻和采样电容阻抗分压。1、减小开关导通电阻（仿真验证过，上述讲到理想switch能实现更高ENOB，也是因为导通电阻小的原因），2、减小采样电容（仿真验证过，但是为了满足热噪声的要求，难以减小太多），3、减小vin的变化（仿真验证），4、增大vcm的驱动（猜测，是不是因为我的vin和vcm都采用理想源，才会导致因为竞争最终在vcm产生产生动态平衡，实际设计vcm驱动如果比vin大，这种影响是不是会很小）
感觉做1M 16bit SAR ADC的人很多，但几乎没见有人谈过这个问题，只能自己一点点探索。我之后打算折衷改善上面提高的几个方面尝试一下，佬们一般怎么解决这个问题的呢？

待学芯

1.单NMOS开关，可以做自举，高速pipe-sar里用过
2.一个开关接cdacp到vcm，一个开关接cdacn到vcm，一个开关接cdacp到cdacn。最后这个开关很有用。
3.可以做一个等效vcm=vref/2或vdd/2，采样时一半电容上极板接高电平，一半电容上极板接低电平。

li13313219079

   

待学芯 发表于 2025-10-31 14:02
1.单NMOS开关，可以做自举，高速pipe-sar里用过
2.一个开关接cdacp到vcm，一个开关接cdacn到vcm，一个开关 ...

感谢您的回复。

1、这里使用自举，是利用增大Vgs来减小开关导通电阻吧。采用自举同时增大W/L，应该能有效减小电阻，小弟后面尝试一下。
2、这里点醒我了，第三个开关我也使用了，细想一下才发现之前开关时钟设置不对，这个关断时间应该后于vcm开关，先于vin开关吧？确实这个挺关键的
3、这里使用稍微复杂一点的开关控制，来减小等效Cs吧。我先试一下前两种，不大行的话再尝试这个方法。

24k纯野生帅比

请问楼主解决这个问题了吗？

li13313219079

   

24k纯野生帅比 发表于 2025-11-15 11:04
请问楼主解决这个问题了吗？

解决了。cdacp和cdacn之间的mos开关尺寸增大；开关时序调整：vm与上级板先断开，cdacp和cdacn在断开，下级板与vin断开；输入信号频率减小。