formality debug 问题

lixuhui112 · 发表于 2024-10-28 22:53:24

您需要登录才可以下载或查看，没有账号？注册

x

在做formality 中遇到的问题，如图，为什么VDD这里是0 呢，不应该是1吗，这里导致很多到后面的端口都变成X 态了，导致对比不通过，设计对比VDD 确实也是接在VDD电源上，

设置如下

温柔阴影 · 发表于 2024-10-29 11:46:57

从你给的图看，x不是因为buf的input是x吗。vdd为0 可能要看upf对不对。

lixuhui112 · 发表于 2024-10-29 15:35:16

往前面追就是因为vdd vss都是undriven的输入是1但是输出都变成x态了度不知道为啥，另外设计是没有低功耗upf的

lixuhui112 · 发表于 2024-10-29 15:36:32

如图

Lee_zhichao · 发表于 2024-10-30 22:50:22

用nopower gv比对一下？

lixuhui112 · 发表于 2024-10-31 09:23:18

网表写出的网表就是不带pg的

lixuhui112 · 发表于 2024-10-31 09:24:47

Lee_zhichao 发表于 2024-10-30 22:50
用nopower gv比对一下？

写出的网表就是不带pg信息的

HJcat · 发表于 2024-10-31 11:26:29

网表不带PG信息的话那这里连接了PG，信号是不是应该接tih tilo？

苦学僧 · 发表于 2024-11-12 20:43:24

解决了吗楼主，最近也发现Formal在sram仿真上有些问题

[求助] formality debug 问题