关于双边沿采样的constraint 问题

tyronechyi · 发表于 2024-10-25 18:09:17

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求教！在做STA时。双边沿采样的datapath该怎样去添加约束啊

jinfeier · 发表于 2024-10-29 15:24:50

什么意思，你上升沿发下降沿采吗

tyronechyi · 发表于 2024-10-30 09:17:55

jinfeier 发表于 2024-10-29 15:24
什么意思，你上升沿发下降沿采吗

上升沿与下降沿同时采样

ljianlin · 发表于 2024-10-30 10:54:04

在STA约束的时候保证定义时钟的时候占空比设为50%的即可（实际RTL实现的时候也要保证这个50%，不然芯片会有问题），其它的比如用了时钟负沿采样，PT会自动识别相关路径并检查时序

tyronechyi · 发表于 2024-10-31 11:19:56

ljianlin 发表于 2024-10-30 10:54
在STA约束的时候保证定义时钟的时候占空比设为50%的即可（实际RTL实现的时候也要保证这个50%，不然芯片会有 ...

目前是实际clk 占空比不是50%，在过DFF的时候是会有enable 控制的，这样的话是否只要保证enable信号先于data stable 就可以？

hxy2018 · 发表于 2024-10-31 13:40:13

tyronechyi 发表于 2024-10-31 11:19
目前是实际clk 占空比不是50%，在过DFF的时候是会有enable 控制的，这样的话是否只要保证enable信号先于d ...

这个应该不需要优先顺序，需要保证的是采样时enable信号和data信号都是stable的

ljianlin · 发表于 2024-10-31 16:08:42

tyronechyi 发表于 2024-10-31 11:19
目前是实际clk 占空比不是50%，在过DFF的时候是会有enable 控制的，这样的话是否只要保证enable信号先于d ...

这个已经不是 STA 的 constraint 问题，而是设计本身的问题。如果enable 信号跟DFF是同一个时钟控制的，STA 会自动检测是否有违例。如果是不同时钟控制的，那就得设计人员那边考虑了

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