全数字锁相环设计中DCO的一些问题

xzy_xjtu

taocloud 发表于 2024-10-15 11:48
这里面最难得就是位宽选择，刚开始用simulink建模的时候可以不管精度问题，建模成功后，再用simulink里面的 ...

但是我发现这个simulink仿真全数字锁相环速度特别慢，不知道您有没有什么解决办法

taocloud

xzy_xjtu 发表于 2024-10-15 13:50
但是我发现这个simulink仿真全数字锁相环速度特别慢，不知道您有没有什么解决办法
...

不知道你有没有选择仿真方法里的 加速等选项

xzy_xjtu

taocloud 发表于 2024-10-15 17:45
不知道你有没有选择仿真方法里的 加速等选项

有试过感觉不是很明显，主要是感觉用BBPD锁定太慢了仿真时间太长了，环路带宽给大点又怕锁定不了

metroidman

不建议用simulink, 建议用任意语音(matlab,python, Julia等等)代码实现, 纯离散域的代码很好写, 运行起来基本是秒出结果. 甚至excel也可以. Excel是天然的离散域处理工具.

xzy_xjtu

metroidman 发表于 2024-10-15 18:22
不建议用simulink, 建议用任意语音(matlab,python, Julia等等)代码实现, 纯离散域的代码很好写, 运行起来基 ...

我用simulink主要是有之前剩下的模型，我还在学习调研阶段哈哈哈，等我把simulink跑通了再尝试一下代码，代码功底太差了，我只是目前尝试了一下matlab写传递函数，想看一下行为级的比如vctrl的电压波形啥的，这个可以用matlab实现吗

tanborui123

对于第二个问题，我也刚准备做digital的PLL，我说说我的理解，他这个应该和所有的SDM dithering都是相同的道理，像他这里一个5位的DAC，要提升分辨率的话，举个例子我使用一个总位数为10bit的SDM，前5bit为整数位，后5bit为小数位，小数经过SDM量化的结果，假设3阶，-3到4，在和之前的整数位相加，当然不考虑溢出，这样就得到了新的5bit，这个5bit就在不断dithering varactor的控制电压，从而分辨率就从原来的5位提升到了10位

Akitosan

xzy_xjtu 发表于 2024-10-15 18:22
有试过感觉不是很明显，主要是感觉用BBPD锁定太慢了仿真时间太长了，环路带宽给大点又怕锁定不了
...

想请请教一下，这个BBPLL，要怎么确定环路参数啊，比如说环路带宽还有环路滤波器的Kp还有KI

xzy_xjtu

tanborui123 发表于 2024-11-5 18:21
对于第二个问题，我也刚准备做digital的PLL，我说说我的理解，他这个应该和所有的SDM dithering都是相同的 ...

不知道您有没有试过在建模计算开环传递函数的时候，如何计算这个DCO的增益KT（s/bit），这个是按照5bit来计算还是按照等效控制位数10bit。

tanborui123

xzy_xjtu 发表于 2024-11-19 23:44
不知道您有没有试过在建模计算开环传递函数的时候，如何计算这个DCO的增益KT（s/bit），这个是按照5bit来 ...

暂时还没做建模，不过我觉得应该是以dither后的分辨率来算gain，因为实际输入给LPF的是10位控制字，传递函数算的也是最后lock的状态

xzy_xjtu

tanborui123 发表于 2024-11-20 09:44
暂时还没做建模，不过我觉得应该是以dither后的分辨率来算gain，因为实际输入给LPF的是10位控制字，传递 ...

好的谢谢您，我感觉也是这样