DFT如何平衡面积和patterns量

Lostambygone

     想求助一下各位大佬：

                      在做项目时遇到一个问题：芯片的面积已经很极限，要求DFT的逻辑面积不能增加太大，但是模块内的组合逻辑很深，大概是logic ：sequential = 11：1的程度，这就导致在create patterns的时候，工具的速度很慢，且patterns量过大，这就会导致测试成本很高。降pattern的常用做法是insert_test_point，但这种方式太简单粗暴了，加得多了面积增大很多，加得少了pattern量又降不下来。
                      情况就是那么个情况，想问一下DFT有无除inset_test_point以外的解决pattern量过大的问题？或者是更加高效的利用测试点的方法？

greatao

鱼和熊掌，不可兼得。

陈haha陈

ac测到的fault不用在dc重复测。