verilog 初学者的一点疑惑

scorpio_68

最近对VERILOG 感兴趣，用了2个星期学习了VERILOG的一些基础知识。就是这个网站，WWW.VERILOG.COM,现在看完了，对于一些基本的语言和逻辑都没有问题，主要是在写完程序后，如果选中某个芯片，比如XILINX SPARTON II的一个芯片，用ISE9进行编辑，如果有INOUT,如何定义到某个芯片的管角上啊。

发现了这个论坛，感到非常的亲切。 热切希望大佬们给予解答。

jackzhang

这个问题与velog无关，你应该看看ise怎么使用，也应该看看xilinx 芯片使用手册

loveineda

原帖由 scorpio_68 于 2008-2-24 22:27 发表

                               
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最近对VERILOG 感兴趣，用了2个星期学习了VERILOG的一些基础知识。就是这个网站，WWW.VERILOG.COM,现在看完了，对于一些基本的语言和逻辑都没有问题，主要是在写完程序后，如果选中某个芯片，比如XILINX SPARTON II的 ...

向您学习了啊!!!两个星期就没问题了!!!

norman0199

這和使用的開發軟件有関，和語言本身無関

loveineda

verilog的一些描述能让工具推出是双向端口,假设双向总线是bi_dir_bus,控制信号为oe;内部到外面的信号为dataout
下面的描述是最简单的:
    wire[7:0]   bi_dir_bus;
     wire[7:0]  datain;
assign   datain = bi_dir_bus;

assign  bi_dir_bus = (oe)?dataout:8'hzz;
也可以例化ISE的模块,
也有的情况上"进""出"芯片都有控制信号,这样的描述可以看ALTERA的帮助文档!!

scorpio_68

非常感谢各位的留言，下面我也谈一点自己的感想。
我本身是学硬件的，也做了很多年。对时序逻辑和单片机非常熟悉，逻辑电路以前都是用TTL,CMOS做设计，但现在这些电路都好像都集成在FPGA里了，最近几年一直在国外，主要是做生产，没有开发FPGA.所以对新技术的接受就感觉有点费劲。
我最近读了网站上的VERILOG 语言，感觉同C非常相近。但他本身的特点也非常明显，和C有区别，说白了，就是硬件的软件化。比如 ALWAYS, @, <= 等的用法就是非常的硬件化。

今天用ISE 9试验着COPY了个程序，但运行过程中除了问题。SYNTHESIS时告诉我TOP LEVEL 没有PORT。我换了个有INPUT 和OUTPUT PORTLIST 的程序，就好了。但疑问是当我做 IMPLEMENT时，系统自动给我分配了INPUT,OUTPUT的PIN。我就是有点不明白，这东西应该自己定义吧。但在ISE里面找，好像也没有发现做IO CONFIG 的地方。也不知道如何下手。

我在ISE的HELP 里面寻找，好像 ASSIGN PACKAGE PIN 有关，但又不确定。

各位能给解答吗？

loveineda

是的,这东东的管脚就在那里定义!
ise界面上,在source中选中顶层文件,可以看到process框中的user constrains,双击Assign Package Pin就可以风配管脚.
也可以在Edit Constraints中用相应的语法描述!!!!
Xilinx有大量的帮助文档,在它的soft manual中有个"快速指南",你可以打开看看,就在ISE界面的"help"里!!!!

[ 本帖最后由 loveineda 于 2008-2-26 12:28 编辑 ]