ASIC和FPGA设计中Verilog语言风格的区别

jinghew0 · 发表于 2024-8-31 15:46:32

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新人小白

不太明白是如何分辨asic和fpga在设计上的区别，比如generate、function可以在asic设计的代码中写吗？
如何判断代码是asic设计还是fpga的
二者除了采用查找表和门来映射的区别，只看代码能看出区别吗

古月水中 · 发表于 2024-8-31 16:31:25

同问

ustszl · 发表于 2024-8-31 17:34:19

区别不大吧，generate、function这些asic、fpga上都能用，s家的很多IP里面都用了，综合工具能识别就行，仿真工具应该都没问题。就是在FPGA上时序要求比asic稍微高一点吧

ustszl · 发表于 2024-8-31 17:36:35

区别不大吧，generate、function这些语句FPGA上能用，asic上也可以用啊，s家的很多IP里就用了这样的写法，综合工具能正确识别就行，至于LUT和门电路的映射都是综合工具做，RTL上没啥区别吧。FPGA上时序应该比ASIC严格一点，PR工具调整空间比asic小

yuanpin318 · 发表于 2024-9-2 09:53:35

尽量少用，功能验证没问题。ASIC 的 coverage analysis时就会产生很多问题。

jinghew0 · 发表于 2024-9-6 16:02:45

那请问在asic中采用#localparm来定义位宽的形式，其实本质上寄存器的位宽在变化，这在asic设计中也是可以的吗。

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