综合的clock_network功耗异常，clock_tree有问题，可能是由什么问题导致的

chenqicong92

各位大佬好，求助一个问题：
最近公司中端人员更新了一次综合的环境，我用同样的一套代码和时序约束条件，在旧的环境里面综合结果是正常的，新环境就异常了。
想咨询下，有哪些选项可能会导致这个问题？

目前对比两次综合的结果，总结了以下几个异常点：
1、使用report_clock_tree -summary，异常结果的clkcells数量较少，skew比较高；
2、异常结果中”tool-inserted gated registers'的占比很低；
3、异常结果中clock_network功耗异常高；
4、异常结果的面积也偏大。



用report_clock_tree报出来的差异，应该是clock_gating，clock_tree相关的问题，但是就是找不到原因，希望大佬能帮帮忙。

chenqicong92

补充一点：找了几个小模块在两套环境间，发现没有这个问题。好像只有大模块才会出现

ethanchung

clock skew 设小一点

chenqicong92

ethanchung 发表于 2024-7-27 09:24
clock skew 设小一点

具体要怎么设置呢，我跑的是dc综合。 是设置set_clock_uncertainty吗？ 两套环境设置的是同样的值

菜鸟一号

DRC 清一清呢，transition太大会导致lib不准

zero_0

定位得很准确了，看上去新环境下有pre-existing gating就没再插新的clock gating, 估计是加了identify_clock_gating

aqiqiqiqi

是不是可以把新旧环境的end app_option都打印出来，然后diff下。看看配置不一样的app_option具体涵义？然后再debug。大设计受环境的影响是挺大的。

chenqicong92

说一下结论，最终确定是power_cg_auto_identify选项的问题。 设置为true结果就会出错，设置为false后，结果正确。