Cadence创建functional文件报错

yinyt

Verilog写functional文件的时候报错：

                               
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*Error* _gets: argument #1 should be an I/O port (type template = "p") - nil
*WARNING* (TE-1308): Failed to perform syntax check for cellview 'sim_Y test_nand functional'.
*WARNING* (TE-1312): Compilation errors or warnings have been detected in the HDL file for cellview 'sim_Y test_nand functional'. To view the parse log for details, choose 'Parser Log File' from the 'View' menu.
*WARNING* (TE-4309): Extract failed for cellview 'sim_Y test_nand functional'


文件中没有使用_get函数，只是一个简单的信号发生器：

/Verilog HDL for "Amp_forweb", "nand_tb" "functional"
`timescale 1ns/1ns

module nand_tb (
output reg A, B
);

initial begin
    A = 0;
    B = 0;
end

always begin
    #2 A = ~A;
end

always begin
    #1 B = ~B;
end
endmodule

Gaozheng

解决了吗hxd

yinyt

Gaozheng 发表于 2024-8-5 13:45
解决了吗hxd

没解决，可能因为没有AMS的仿真器incisive或者Xcelium。

                               
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Cadence官网上的AMS相关课程的软件要求。https://www.cadence.com/en_US/ho ... -courses/85059.html

我在电脑上找到了incisive的安装包，用Cadence自带的安装软件Iscape安装之后就没有这个错误了，但是在仿真最后关头卡在了license上，我也就没再继续了。