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查看: 860|回复: 8

[讨论] vivado综合的资源使用量特别小

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发表于 2024-7-2 14:38:14 | 显示全部楼层 |阅读模式

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综合出来资源使用量只有LUT 1%。正常应该有60%~80%,怎么看是不是什么模块被优化了
发表于 2024-7-2 16:20:10 | 显示全部楼层
可以考虑下时序是否正确约束了;碰到过时序没约束导致资源占用少,且不能正常工作
 楼主| 发表于 2024-7-2 16:39:21 | 显示全部楼层


mfkiwl 发表于 2024-7-2 16:20
可以考虑下时序是否正确约束了;碰到过时序没约束导致资源占用少,且不能正常工作 ...


不知道时序约束是不是对的,有没有什么提示warning,error啊??
发表于 2024-7-2 16:57:49 | 显示全部楼层
看时钟或复位是不是变成常值了
 楼主| 发表于 2024-7-2 17:10:05 | 显示全部楼层


OATN4F 发表于 2024-7-2 16:57
看时钟或复位是不是变成常值了


如果时钟经过IBUFDS需不需要用create_generated_clock来约束啊
发表于 2024-7-9 09:43:30 | 显示全部楼层
我好像也是这个问题,有一个大模块都没优化掉了,加了dont touch之后就综合不出来东西了,一直卡在那,能加个好友讨论一下嘛???
发表于 2024-7-11 16:51:41 | 显示全部楼层


ee_wang7788 发表于 2024-7-9 09:43
我好像也是这个问题,有一个大模块都没优化掉了,加了dont touch之后就综合不出来东西了,一直卡在那,能加 ...


可以看一下这个模块的时钟或者复位有没有定义,也可以设置只是模块顶层不进行优化
发表于 2024-7-16 23:53:41 | 显示全部楼层


ee_wang7788 发表于 2024-7-9 09:43
我好像也是这个问题,有一个大模块都没优化掉了,加了dont touch之后就综合不出来东西了,一直卡在那,能加 ...


这种一般是代码出问题了,看看top设置对没有,判断子模块的输入输出端口是否有常数,是否悬空,检查clk,rst信号是否全部连上
发表于 2024-7-17 11:02:45 | 显示全部楼层


frostbitegbk 发表于 2024-7-16 23:53
这种一般是代码出问题了,看看top设置对没有,判断子模块的输入输出端口是否有常数,是否悬空,检查clk, ...


常规的这些检查都做了,有一个很大的模块是综合工具生成的sv文件,这个里面的东西被优化掉了,怀疑是里面的冗余代码太多
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