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查看: 451|回复: 1

[讨论] reset有timing violation

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scutlee
发表于 2024-7-2 14:33:20 | 显示全部楼层 |阅读模式

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同步释放的reset到寄存器，之间并没有什么逻辑电路，怎么还会有timing violation？？？
是不是要设置multi_cycle??
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OATN4F
发表于 2024-7-2 16:56:31 | 显示全部楼层
可以在子模块再同步一次复位信号
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