XA+VCS addr4仿真出现“Module or design unit `addr4' specified in ..."ERROR

zh17863817115 · 发表于 2024-7-2 11:06:46

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请问各位大佬，我照着网上数模混合仿真实例（数字verilog作为顶层）VCS+Xa - 知乎 (zhihu.com)的教程，一直报错，是什么原因呢？

Error-[MSV-SETUP-IUC] Invalid use clause
vcsAD.init, 2
"addr4"
Module or design unit `addr4' specified in the use_spice clause in the Mixed
Signal setup file cannot be found in the Spice library.

huawencs · 发表于 2024-9-20 18:52:26

和我遇到的问题一模一样，老兄后面怎么解决的？

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