在做top_lvs的时候，include的.spi网表无法读取怎么办？

linchun

yyds760152 发表于 2024-6-14 17:28
这个是我的standcell.cdl里面的描述：
.SUBCKT AD2_X1_R VSS VDD A B VSS VDD Y SUB ISO
X0 VDD A 5 VDD  ...

global 刪除

cherry_li

cherry_li 发表于 2024-6-14 18:41
你找一个logic cell 认真看看pin对应关系吧。例如单独一个INVX1， 看你的std cdl里面还有ISO\SUB 这两个PIN ...

另外，nch_nbl，pch_nbl是什么器件？为什么有6个端口啊。普通logic device MOS管都是4端器件啊。你这个MOS管的BODY物理上是有单独每个ISO 隔离起来的吗？还是先确认你这个工艺这两个器件ISO\SUB是指什么吧！如果确实是6端器件，芯片物理上有没有准确连接。看你的TOP网表里面好像没有ISO\SUB的连接关系。

yyds760152

cherry_li 发表于 2024-6-14 18:41
你找一个logic cell 认真看看pin对应关系吧。例如单独一个INVX1， 看你的std cdl里面还有ISO\SUB 这两个PIN ...

好的，我去试试

yyds760152

cherry_li 发表于 2024-6-14 18:59
另外，nch_nbl，pch_nbl是什么器件？为什么有6个端口啊。普通logic device MOS管都是4端器件啊。你这个MO ...

就是带NBL的隔离型器件，所以才会有ISO和SUB端口出来，但是从.v文件通过v2lvs转化成数字top.spi文件时，就没有ISO和SUB端口了，所以在整个TOP做验证时，include数字top.spi时就不认ISO和SUB，这就是根本的问题所在，目前还未解决。

cherry_li

yyds760152 发表于 2024-6-17 17:23
就是带NBL的隔离型器件，所以才会有ISO和SUB端口出来，但是从.v文件通过v2lvs转化成数字top.spi文件时， ...

那你现在验证的TOP里面所有std cell 版图ISO和SUB是否已经连在一起是同一个电位？是的话，考虑将你TOP spi 里例化的每个std cell补上ISO SUB 的连接关系。或者看看导出TOP 网表时有没有相关设置把ISO \ SUB 的连接导出来。

如果TOP里面所有std cell 版图ISO和SUB 没有连接在一起，有不同电位的话，那必须让PR 工具把std cell 对应的ISO\ SUB 连接认出来并导出spi 才行。

yyds760152

cherry_li 发表于 2024-6-17 17:32
那你现在验证的TOP里面所有std cell 版图ISO和SUB是否已经连在一起是同一个电位？是的话，考虑将你TOP sp ...

TOP里面所有std cell 版图ISO和SUB 没有连接在一起，ISO=vdd，SUB=vss，
”让PR 工具把std cell 对应的ISO\ SUB 连接认出来并导出spi 才行“  这一步怎么操作？我这边的命令是：
write_verilog -no_tap_cells -pg -no_core_filler_cells -force_output_references "FILCAP8_R FILCAP6_R FILCAP4_R" $env(NameDesign)_icc.lvs.v

v2lvs -v $(NameDesign)_icc.lvs.v -lsp /home/yc/project/Hynix/hb180eph/work/apr/icc/cdl/HB180EPH_9T_RVT_NBL_v1.0.1.cdl -o $(NameDesign)_icc.lvs.spi && \
sed -i '4i\.include /home/yc/project/Hynix/hb180eph/work/apr/icc/cdl/HB180EPH_9T_RVT_NBL_v1.0.1.cdl' $(NameDesign)_icc.lvs.spi

cherry_li

yyds760152 发表于 2024-6-17 17:49
TOP里面所有std cell 版图ISO和SUB 没有连接在一起，ISO=vdd，SUB=vss，
”让PR 工具把std cell 对应的IS ...

ISO=vdd，SUB=vss的话，那就是所有std cell 的ISO / SUB 是一致的。ICC 里面怎么处理我也不清楚，或许是一开始std cell 的FRAMview里面就没有ISO/SUB的端口信息。

如果所有std cell 的ISO 都是VDD， SUB都是VSS，你可以考虑处理一下你的TOP 网表，脚本处理一下，在每个std cell 调用的位置不上ISO=VDD SUB=VSS 的连接关系。

cherry_li

留言被吞了吗？
那看起来你所有std cell 的ISO / SUB 是连接在一起的。这样比较好办，可以考虑脚本处理一下TOP spi 里每个调用std cell 的位置在最后补上ISO=vdd，SUB=vss。
ICC 里面怎么操作我也不清楚了，或许是std cell 的frameview 里就没有ISO/SUB 这两个端口。这个你可以看看，或者问问提供这套std cell 的IP 供应商是怎么处理的。