求问designware的div_lp_pipe IP是用什么算法实现的？

leolew · 发表于 2024-6-5 09:58:29

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最近在学习浮点除法的硬件实现，了解到大多数处理器设计都是用SRT算法实现除法。

对于fp32来说，计算除法除数为24bit，用SRT算法的话，基2需要迭代24次，基4需要迭代12次，看起来是固定的latency。
想参考designware 的浮点IP实现方式，请问一下有大神知道DW的浮点IP用的是哪种算法吗？是怎么做到可以任意设置pipeline stage的呢？

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