时钟毛刺是否会影响复位同步器的输出

玉林枫

请教大家，复位同步器电路，rst从0变成1后，过一段时钟clk才起效，并且第一个clk上有毛刺，这种情况下，时钟毛刺会影响复位同步器输出out的状态吗？

                               
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西西在冰城

前仿的话，out会提前一个clk拉高
后仿的话，可能没有影响
你仿真看看呢

玉林枫

西西在冰城 发表于 2024-5-29 14:11
前仿的话，out会提前一个clk拉高
后仿的话，可能没有影响
你仿真看看呢

后仿真会报min pulse width违例，输出会变红，实际上这个触发器会怎样不太清楚啊，D端不变，clk太短，可能触发器内部的器件都不会打开，



让analog仿真了下，触发器输出结果是正确的

hxy2018

前仿的话，像2楼说的那样，out会提前一个clock拉高。后仿的话，也有可能会提前一个clock拉高，毛刺可能导致A输出亚稳态，有可能会变成1，然后下一个clock过来时，B采样1，那么out的输出就像前仿一样，提前一个clock拉高。

西西在冰城

玉林枫 发表于 2024-5-30 10:30
后仿真会报min pulse width违例，输出会变红，实际上这个触发器会怎样不太清楚啊，D端不变，clk太短，可 ...

你说的正确，是直这个毛刺不会被当做clk时钟吗？


另，min pulse width  输出变红 这个好像是仿真软件可设置的。实际还是得看你cell的参数。

coolbear2021

当不满足寄存器的setup/hold/recovery/removal/min pulse width时，分析寄存器是否会出问题，主要看当出现违例时，寄存器的D端与Q端是否一致，如果一致，寄存器内部电路节点不会出现变化，就不会有问题。对应对楼主的时序图，第1个毛刺时钟到来时，第1个寄存器的D与Q不一致，会有亚稳态，第2个寄存器的D与Q一致，不会发生亚稳态。由于电路结构是两个寄存器打拍，第1个寄存器的亚稳态会在第2个正常时钟到来时稳定，因此第2个寄存器不会采到亚稳态。综合上述，楼主的时序是没有问题的。

ustszl

coolbear2021 发表于 2024-6-3 09:14
当不满足寄存器的setup/hold/recovery/removal/min pulse width时，分析寄存器是否会出问题，主要看当出现 ...

请教一下，D和Q一致的情况下，不满足时序要求时内部的电路节点不会变化就不会有问题，这个是您的经验总结还是有什么资料支撑的？

coolbear2021

ustszl 发表于 2024-10-6 20:34
请教一下，D和Q一致的情况下，不满足时序要求时内部的电路节点不会变化就不会有问题，这个是您的经验总结 ...

没看到过这样描述的文档，应该算是我的经验总结吧。一方面，可以分析一下常见的寄存器的电路结构（双latch结构的），从模拟电路的角度上看一下，D和Q一致时没有内部节点翻转，应该就没有时序问题；另一方面，在常见的同步电路上也有这样的例子，例如异步复位的同步电路，第2级寄存器同步寄存器就是这样的例子。还有，有一些standcell库里，在lib文件的时序描述部分，也有一些会判断D和Q是否一致的。

upsidedown

ustszl 发表于 2024-10-6 20:34
请教一下，D和Q一致的情况下，不满足时序要求时内部的电路节点不会变化就不会有问题，这个是您的经验总结 ...

依据cmos电路结构，时钟作为触发器里的传输门使能，无论是否有效，只要输入保持稳定，传输门的输出不会变化。

ustszl

coolbear2021 发表于 2024-10-8 10:09
没看到过这样描述的文档，应该算是我的经验总结吧。一方面，可以分析一下常见的寄存器的电路结构（双latc ...

了解了，感谢回复