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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › LVS VSS衬底错误
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查看: 825|回复: 8

[解决] LVS VSS衬底错误

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savior_
发表于 2024-4-11 16:35:13 | 显示全部楼层 |阅读模式

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本帖最后由 savior_ 于 2024-4-11 21:11 编辑

LVS报错好像是说VSS对应的衬底没有连接上，但是画的版图中只有一个NMOS器件，而且我把VSS的pin脚打在了guardring的M1上（VDD pin脚也是同样的方式打在guardring的M1上），为什么还显示错误呢？
【已解决】NMOS器件也要包含在T3层中，现DRC、LVS、ERC均通过

截屏2024-04-11 下午4.30.46.png
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fengrlove
发表于 2024-4-11 16:38:42 | 显示全部楼层
能看看完整的电路和版图吗
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savior_
 楼主| 发表于 2024-4-11 16:42:24 | 显示全部楼层


fengrlove 发表于 2024-4-11 16:38
能看看完整的电路和版图吗


这是原理图和版图

原理图

原理图

版图

版图
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fengrlove
发表于 2024-4-11 16:52:11 | 显示全部楼层
pmos  上面盖的layer和外面环的那个layer是啥
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savior_
 楼主| 发表于 2024-4-11 17:08:05 | 显示全部楼层


fengrlove 发表于 2024-4-11 16:52
pmos  上面盖的layer和外面环的那个layer是啥


分别是triple well和NWell

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fengrlove
发表于 2024-4-11 17:20:44 | 显示全部楼层
UMC吗？ triple well应该包在nmos上吧？
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savior_
 楼主| 发表于 2024-4-11 19:11:24 | 显示全部楼层
本帖最后由 savior_ 于 2024-4-11 19:13 编辑


fengrlove 发表于 2024-4-11 17:20
UMC吗？ triple well应该包在nmos上吧？


是GF，我按照设计手册画的，然后DRC过了，应该没有问题？
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note30933
发表于 2024-4-12 11:00:38 | 显示全部楼层
把整个N-MOS(含BULK ring)放在triple well试试看
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ncash0933
发表于 2024-4-12 11:18:32 | 显示全部楼层
谢谢分享
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