candence跑LVS出错，小白求出，请大佬们指教

Eternal奺

AshenOne 发表于 2024-3-5 11:22
在版图上管子的gate端加“O”-"Via definition"-“M1_POLY”或者“M1_GT”这个孔用来连接poly到metal1，你 ...

是这样嘛大佬?我VDD、GND、F这几个有加孔的，加的是M1_M2,，因为之前连线有用到A1和A2。如果不是这边的话还望指示，我去改

lee_liny

gate floating了，没打孔到metal1 ，check过的或非门版图的gate端自己看一下 是有孔的

Eternal奺

AshenOne 发表于 2024-3-5 11:25
ERC指的是电学规则检查，检查器件是否悬空和短路的

是这边嘛？那我是现在跑一下还是按照5楼大佬说的先点亮（我理解的是双击或者右键hit）然后再跑？

AshenOne

Eternal奺 发表于 2024-3-5 11:34
是这边嘛？那我是现在跑一下还是按照5楼大佬说的先点亮（我理解的是双击或者右键hit）然后再跑？ ...

不是这个，就是lvs里会报这个ERC错误

Eternal奺

AshenOne 发表于 2024-3-5 11:29
这个版图你仔细观察器件的gate端是有孔的，就是那个小方块，所以gate是和金属连接上的，因为这些层次都不 ...

我大概明白了，我现在已经在每一个/G/（就是途中红色的长方形处）用“O”加了一个“POLY_M1”的过孔。

Eternal奺

lee_liny 发表于 2024-3-5 11:31
gate floating了，没打孔到metal1 ，check过的或非门版图的gate端自己看一下 是有孔的  ...

是这样嘛？我刚刚已经给/G/处打孔了，就是孔的宽度有点超出（比那个红色长方形宽度略高），不知道要不要紧

Eternal奺

AshenOne 发表于 2024-3-5 11:38
不是这个，就是lvs里会报这个ERC错误

好嘞，我版图放大去看看有没有接线悬空的。我不知道怎么定位，DRC错误定位我会双击或者hit但是这个LVS 不知道怎么错误一键定位

AshenOne

Eternal奺 发表于 2024-3-5 11:47
是这样嘛？我刚刚已经给/G/处打孔了，就是孔的宽度有点超出（比那个红色长方形宽度略高），不知道要不要 ...

DRC能过就行

이지은

Eternal奺 发表于 2024-3-5 11:20
我不是很清楚“打孔”这个概念，是电路吧，模拟IC。附一张我之前运行成功的或非门的版图lVS。那个好像没 ...

                               
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人家跑过的这不是打孔了么

Eternal奺

이지은 发表于 2024-3-5 16:20
人家跑过的这不是打孔了么

这个跑过的是之前“All from source”的时候自动有孔显示的，我当时就直接连线就行了，以至于这此的这个版图我也就直接连线了全然没有发掘此次导入的时候根本没有过孔。我也不知道啥原因，会不会是原理图绘制的时候除了问题？因为我这次原理图上进行了mos管的B和S的“Bodytie Type”的“integrated”和“Detached”