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楼主: 中英双字幕

[原创] PLL中的可编程分频器

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发表于 2024-5-10 11:33:18 | 显示全部楼层
请问这个分频器结构最小分频比可以到2吗,我尝试了一下,感觉最小只能到4,到2的话那个或门结构得接到第一个2/3分频器,输出感觉不太多,请问该怎么接呢
发表于 2024-5-31 16:10:26 | 显示全部楼层
学习了
发表于 2024-10-11 16:22:36 | 显示全部楼层


老妖800 发表于 2024-3-7 22:28
非常感谢你的分享,请问该文章的作者是谁呢?或者请问还有没有该作者,另外其他篇介绍MMD的blog呢?
麻 ...


蹲一下  后续有找到这个其他的log吗 您展示的论文 我正在研究和使用

发表于 2024-12-18 15:05:43 | 显示全部楼层


relievedhan 发表于 2024-5-10 11:33
请问这个分频器结构最小分频比可以到2吗,我尝试了一下,感觉最小只能到4,到2的话那个或门结构得接到第一 ...


我也发现了,这个结构就没法到2
发表于 2024-12-18 15:42:28 | 显示全部楼层
thanks
发表于 2024-12-21 18:28:03 | 显示全部楼层
这个结构不加分频比范围拓展逻辑的话,分频比范围应该是2^n~(2^(n+1))-1吧。
发表于 昨天 09:37 | 显示全部楼层
这个结构做好了,能用了,但是中间我做160M,分到8M的时候,中间有一级(40M往后的那一级),出现一个/2和/3来回变化的情况,导致出来一个20M,一个13.333333M,仿真pss的时候无法收敛,不知道坛友、前辈们有没有碰到这个问题
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