layout LVS问题求助

ilku · 发表于 2023-12-29 20:44:34

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各位大神，请帮忙看看这种问题可能出在哪里，显示底层的一个运放的电阻不匹配，连线核对了几遍都是没问题的，底层各个模块DRC LVS都是没问题的，顶层连起来就有这种错误

pretty_hh · 发表于 2023-12-29 23:06:55

所有错误都显示出了，这一点无法判断

zhensshi · 发表于 2023-12-29 23:14:22

pin错了？

lpl_bys · 发表于 2023-12-30 13:46:58

网表生成出错了吧

ilku · 发表于 2023-12-30 17:50:07

lpl_bys 发表于 2023-12-30 13:46
网表生成出错了吧

该怎么看呢，我刚开始学习，一些地方还不太懂

pretty_hh · 发表于 2023-12-30 21:01:15

厉害，这样都能看出哪错了

lpl_bys · 发表于 2023-12-31 09:58:37

ilku 发表于 2023-12-30 17:50
该怎么看呢，我刚开始学习，一些地方还不太懂

看你的LVS设置，网表是自动生成的还是手动生成的？

Promise_cc · 发表于 2024-1-2 10:57:41

用FLAT模式再run一次，如果LVS过了，那就是模块之间OVERLAP导致的该问题，是无解的。如果是因为这个原因，也可以绕过去，就是把报错的模块rename一下，和Schematic的名字不一致就可以。

이지은 · 发表于 2024-1-3 09:15:50

看到这样子发lvs错误的就恼火。。

一颗老萌新 · 发表于 2024-1-3 09:28:40

我也觉得是哪个地方的pin打错了或者是顶层某两根线接反了

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