SAR ADC数字逻辑部分版图后仿不通过

yyc138 · 发表于 2023-10-25 17:03:50

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本帖最后由 yyc138 于 2023-10-25 17:05 编辑

本人是刚接触大规模数模混合版图设计的新手小白，最近在进行8bitSAR ADC的版图设计的时候遇到了如下问题：
最近完成了SAR ADC数字逻辑部分的版图设计，DRC和LVS均通过，数字部分版图面积60um*40um。在单独对该数字模块进行后仿真时发现后仿得到的结果并不正确，在40Msps采样率下调用理想DAC分析最终输出波形发现电路输出出现漏码，如下图1所示；
随后又在20Msps采样率下进行后仿真，发现20Msps情况下电路输出基本正确，如下图2所示;
所以猜测是版图设计时走线不合理导致寄生电容太大导致在信号与时钟频率较高时输出出现漏码，不知道我的猜想是否正确？应当如何修改版图设计？各位大哥大神还请多多指教

亻可白 · 发表于 2023-10-25 21:17:05

数字电路的频率没有跟上，进行数字后端时把对频率的约束也进行适当的完善

yyc138 · 发表于 2023-10-25 21:33:38

亻可白发表于 2023-10-25 21:17
数字电路的频率没有跟上，进行数字后端时把对频率的约束也进行适当的完善 ...

感谢2楼大哥的回复，但我的数字部分并不是用verilog写的，而是直接在virtuoso中搭的电路，，因此无法自动生成数字部分的版图而只能手动绘制，导致无法直接约束数字部分的频率，而且据我所知目前高性能adc大部分数字部分版图也是手动设计的，不知道各位前辈在遇到这种情况时有什么经验或者方法？

yyc138 · 发表于 2023-10-25 21:50:27

对于较长的电路走线使用高层金属是否能够有效减小寄生电容提高电路频率呢？小弟目前的数字部分版图中只使用了两层金属，而使用的工艺库中最多能使用六层金属；如果是这样的话一个8bitadc建议最多用几层金属设计呢？依稀记得以前学过的版图设计课上老师讲如果不是迫不得已尽量不要用太多金属层，不是很记得这个的原因