逻辑综合工具DC的时序约束编写

thrallzy

我想要用一些开源设计、开源数据集来进行一些研究，这其中就涉及到需要对RTL文件进行逻辑综合，那么在没有任何相关指示和要求下，我应该怎么去编写时序约束呢？有没有一些必定要设置的项比如create_clock、set_input_delay、set_output_delay，以及相应的大概值或者经验值是多少呢？

zsftm

时钟频率最好尽量准确。
其他的约束如果你只是为了得到一个网表就不是很重要，要不然就只有从设计方获得。