一小段Verilog代码实现十进制转二进制，报错不知道怎么改，望指点

fd_alanYang

小白一小段Verilog代码实现十进制转二进制，报错不知道怎么改，望前辈指点

zx7504081

语法问题，verilog里for循环对于循环计数声明一般用interger i;或者genvar i；
具体你可以搜索一下verilog for循环原理以及相关语法。

duffrose

generate
genvar  i;
    for (i = 0; i<10; i=i+1) begin
        always @(*) begin
        bin_num[i] = dec_num %2;
        dec_num = dec_num /2;
        end
    end
endgenerate

G7ngko

第一点，verilog里面没有int类型，整型是integer。
第二点，未命名块内不能进行申明，简单说变量声明应该放在always块的外面。