[求助] 如何产生动态比较器的时序控制信号

发表于 2023-4-14 10:40:46 | 显示全部楼层 |阅读模式

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看到一篇动态比较器的校准失调方法，总体思想就在动态比较器置位阶段进行失调存储，在比较阶段进行失调消除，论文里给出了一些时序控制逻辑，但是没有给怎么产生的，如果CLK2是已知的时钟，在clk2为低电平时进行复位，那RST CLK1 SW这些信号要怎么产生呢？

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