关于clock-gating的疑问，跪求解答

jake · 发表于 2024-1-17 00:01:17

0_hila_0 发表于 2024-1-16 00:31
您好，想请假一下，综合的时候因为clock gating单元驱动的寄存器比较多，里面的与门负载导致的延迟比较大 ...

综合的时候clock path是当成ideal的。
不妨report_timing看一下，launch/capture clock edge的数字应该不包括clock path上ICG的cell delay。

还原氢 · 发表于 2024-5-9 11:06:18

jake 发表于 2023-4-6 22:15
以图为例，UAND0/B接的是CLKA，在SDC中应该有create_clock约束加到CLKA这个net上。工具看到CLKA穿过UAND0 ...

想问一下为什么是hold违例，不是setup违例呀？不是setup才与周期有关吗？

而且感觉UAND0的launch path明显长于capture path呀。求大佬解答一下，感恩

sunflowerssi · 发表于前天 10:45

想请教一下工艺库中有多种型号的时钟门控，应该如何进行选择呢

dingyisuper1 · 发表于前天 11:12

sunflowerssi 发表于 2025-5-29 10:45
想请教一下工艺库中有多种型号的时钟门控，应该如何进行选择呢

驱动能力选适中的D6D8就可以，然后上升沿还是下降沿看好

[求助] 关于clock-gating的疑问，跪求解答