CMOS管B端在模拟电路中的接法问题

Joychip20211202 · 发表于 2023-2-8 09:43:40

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 Joychip20211202 于 2023-2-8 09:44 编辑

请教下各位，如下图1这样的NMOS和PMOS管接法问题，他们的B端都没有接到VSS/VDD，还有右上的NM10管子的B端也是没有接到VSS，
初次接触这样的电路设计，不理解设计者这样设计的考虑原因，还请各位能帮忙指点一二。
CMOS接法.png

另外在做版图和原理图netlist LVS比较时，也发现这里有netlist有如下图2的问题了，请问这个问题和上图1接法有关系吗？
vdd_out版图和原理图netlist LVS结果.png

还有在原理图(根据版图提取出来的)中传输门这里，PMOS和NMOS的B端也是没有直接接到VDD/VSS电源，而是接到了传输门的输出，和前一级的输入端，
请问大家有见过这样的设计吗？这种设计是基于什么原因考量的？有什么优点吗？或者这样的设计本身就是错误的呢？
在做做版图和原理图netlist LVS比较时，同样也发现这里有netlist有如下图3的问题了，请问这个问题和什么有关系呢，要怎么修改呢？
传输门vdd_tg_in vdd_tg_out[0_7]版图和原理图netlist LVS结果.png

传输门vdd_tg_in vdd_tg_out[0_7]版图和原理图netlist LVS结果.png

IC_hurt · 发表于 2023-2-8 10:46:09

你可以简单理解为，那些不接电源地的bulk就是一根有名字的线，他们的电源地不能跟别的电源地共用，需要单独放在一边，至于电路为何要这样设计，肯定有电路方面的考量，如果不理解可以请教design。

david_reg · 发表于 2023-2-8 10:53:03

一种可能的情况是某些内部的逻辑电路所需要的高低电平不是系统的VDD和VSS，而是介于VDD和VSS中间的某两个电平VH<VDD和VL>VSS，这样就需要有两个电压产生电路输出VH和VL，然后其它的内部逻辑电路以VH和VL作为它们的电源和地，这通常要求工艺支持 bulk可以单独接的isolation NMOS。

肆意 · 发表于 2023-2-8 11:30:12

属于自衬底，也可以避免干扰吧

Quinn714 · 发表于 2023-2-8 12:01:09

个人一点猜测哈，如有不对欢迎斧正。具体电路设计作用和原理你可以问下design，第一张图，从器件物理角度来看，衬底偏置效应，提高了nmos的开启电压，而pmos栅极接负电压，为了形成反型层（衬底偏置和反型层这些是基本器件物理的东西），第二和第三张图的管子，数字门电路，需要单独的电源和地

Arno93 · 发表于 2023-2-8 13:38:24

hot well

Joychip20211202 · 发表于 2023-2-8 17:01:37

wx148520 发表于 2023-2-8 12:01
个人一点猜测哈，如有不对欢迎斧正。具体电路设计作用和原理你可以问下design，第一张图，从器件物理角度来 ...

但是这样的接法，版图和原理图的Netlist比较是不能通过的哦。

Joychip20211202 · 发表于 2023-2-8 17:05:29

IC_hurt 发表于 2023-2-8 10:46
你可以简单理解为，那些不接电源地的bulk就是一根有名字的线，他们的电源地不能跟别的电源地共用，需要单独 ...

那家公司已经解散了，找不到设计者了，只能自己去猜想当时他们的设计思路了，但是又猜测不到他们的设计思路

powerboy711 · 发表于 2023-2-8 17:21:02

第一个图，pmos和nmos当二极管用，两个二极管串联钳位NM0 栅极电压。
pmos和nmos的body也不是一定要接vdd，vss。这种类型的需要单独画不要与其他管子在一起

Quinn714 · 发表于 2023-2-8 17:35:19

Joychip20211202 发表于 2023-2-8 17:01
但是这样的接法，版图和原理图的Netlist比较是不能通过的哦。

通不过你自己理一下电位关系，不是所有管子的衬底都接vdd或者gnd，特殊电位特殊处理，calibre提示衬底电位的问题，你自己理一下，我们版图电路又不能摸得到，最多帮你理解下管子为啥这样接，你drc过了吗？你要回怀疑电路有问题，觉得不合适也可以商量改电位

[求助] CMOS管B端在模拟电路中的接法问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

站长推荐 /2