vcs仿真uvm，编译通过了，但是仿真跑不起来

Vline · 发表于 2022-11-24 11:49:28

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各位前辈，小弟这厢有礼了，今天遇到一个问题，环境更新之后，使用vcs仿真uvm用例，可以编译通过，但是仿真跑不起来，大概会在什么地方出问题呢？环境更新以前是没有问题的，可以正常仿真...

求前辈们指点小弟一二啊

xuzhonglong · 发表于 2022-11-24 14:32:23

具体看挂在哪里了

Vline · 发表于 2022-11-24 16:07:47

xuzhonglong 发表于 2022-11-24 14:32
具体看挂在哪里了

哈哈哈，多谢老哥，目前问题已经解决了；

问题出来了两个地方：

1. eda软件版本更改以后，uvm_1.1d的库路径链接到了其他地方；
2. 在tb里面我生成一个自产的时钟，然后时钟没动，然后仿真时间卡住了，导致仿真推进不了

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