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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › LVS报错
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查看: 2030|回复: 8

[求助] LVS报错

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Lynno
发表于 2022-5-17 16:11:09 | 显示全部楼层 |阅读模式

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我的有一个NMOS管的衬底和其他的衬底连接的电位不同。根据建议，我将此NMOS管包了两层GUARD RING，里面一层P Guard Ring，外面一层N Guard Ring。添加之后我的LVS确实通过了 但是我的DRC却报错。以下是我的示意图 望各位帮忙解答一下！图一：版图器件 图二：未添加N Guard Ring时LVS运行的报错 图三:添加了N Guard Ring时运行的报错 图四：电路器件 NMOS.jpg LVS-1.jpg DRC.jpg MOS.jpg

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Lynno
 楼主| 发表于 2022-5-17 16:17:16 | 显示全部楼层
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DemoYe
发表于 2022-5-17 16:18:58 | 显示全部楼层
PWELL和PSUB电位是通的，要用DNW隔，试着画一下剖面图比较好理解
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Lynno
 楼主| 发表于 2022-5-17 16:36:37 来自手机 | 显示全部楼层


DemoYe 发表于 2022-5-17 16:18
PWELL和PSUB电位是通的，要用DNW隔，试着画一下剖面图比较好理解


在器件包的两个环外面还是？
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DemoYe
发表于 2022-5-17 16:42:57 | 显示全部楼层
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就爱扎金花
发表于 2022-5-17 16:44:16 | 显示全部楼层
从器件上看您这是深阱BCD工艺吧；需要用Deep Nwell隔离；相对于普通MOS器件多了SUB及ISO端；您可以自己手动给的环去掉；直接从工艺库中调用 ISO_ring;希望能帮到您。
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Lynno
 楼主| 发表于 2022-5-17 17:01:33 来自手机 | 显示全部楼层


DemoYe 发表于 2022-5-17 16:42


感谢 我一会试一下！
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Lynno
 楼主| 发表于 2022-5-17 17:25:58 来自手机 | 显示全部楼层


就爱扎金花 发表于 2022-5-17 16:44
从器件上看您这是深阱BCD工艺吧；需要用Deep Nwell隔离；相对于普通MOS器件多了SUB及ISO端；您可以自己手动 ...


我这个外面是有pocket的 但是这个衬底跟其他的衬底不一样 所以才包了N guard ring
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Lynno
 楼主| 发表于 2022-5-18 19:08:07 来自手机 | 显示全部楼层
已经解决了 包外面的n环时里面的nw和外面的nw距离要超过1.4
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