关于DC的set_max_delay问题，请教下

NoSaviour

1.我用set_max_delay 0命令来约束一个组合逻辑电路，综合后得到了一个输入到输出的最小时延 比如1.06ns，但是slack（violation）是-1.06ns，请问这个电路是否可以拿来直接用？在给一个理想1.06ns的时钟下，电路能不能工作？不考虑输入input delay以及cell delay这些
2.如果不用set_max_delay 0，用set_max_delay 1.3的话才能刚好满足，也就是slack（met）=0，还是说这个1.3ns才是这个组合逻辑电路是理论最小延时？
求大佬抽空解答下，谢谢~

NoSaviour

忘了打全，set_max_delay 0 -from [all_inputs] -to [all_outputs]

bdusb100

能用，report归report。你的目的就是让组合逻辑最小，那只要延迟小就行了。

Love24

这应该是你这个模块的feedthrough路径，组合逻辑的延时+input_delay+output_delay最多是一个周期，否则就会报时序违例，input到output整个路径set_max_delay设置成0显然是不合理的，set_max_delay $period应该就可以了。

NoSaviour

bdusb100 发表于 2022-2-24 14:42
能用，report归report。你的目的就是让组合逻辑最小，那只要延迟小就行了。

感谢回复，还有个问题，就是我set_max_delay 1.2 综合后时序报告可能还是1.3ns，slack(violation)=-0.1ns，那为什么set_max_delay 0 综合后电路的时序报告又可以到1.06ns呢？

NoSaviour

Love24 发表于 2022-2-24 14:52
这应该是你这个模块的feedthrough路径，组合逻辑的延时+input_delay+output_delay最多是一个周期，否则就会 ...

感谢回复，我只是想看看这个组合逻辑模块的纯时延 理论最低能达到多少

bdusb100

NoSaviour 发表于 2022-2-24 16:15
感谢回复，还有个问题，就是我set_max_delay 1.2 综合后时序报告可能还是1.3ns，slack(violation)=-0.1ns ...

工具都是根据约束综合的。尽量满足约束的，你约束紧，就生成满足紧的电路，约束松，就生成满足松的电路。

如果你想看input到output的组合最小路径就按照max_delay 0设置就好，violation不用管。

NoSaviour

bdusb100 发表于 2022-2-24 16:30
工具都是根据约束综合的。尽量满足约束的，你约束紧，就生成满足紧的电路，约束松，就生成满足松的电路。 ...

好的好的，感谢解答，学到了

gaoming0720

要看你的设计需求，到底这条路径的延时需要做到多少，要求高就约束的紧一些，要求低就约束的松一些，最终实际电路延时必须符合你的设计。

我要去NV數位

學習了