关于TSMC的0.18umsige工艺的ESD/高压管的制作

18870774480 · 发表于 2021-12-9 17:05:27

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想要问一下各位大哥们：TSMC的0.18umsige工艺的ESD/高压管的制作的时候，想要用３．３Ｖ的管子做５Ｖ的高压管。source和drain两端都要盖RPO，这时候要盖ESD1DMY，但是不能盖ESD2DMY和ESD3DMY，这三层之间的关系，是否有用，麻烦解释一下，我看ｒｕｌｅ文件里写ESD3DMY是必须的。ｅｍｍｍ，不知道是不是理解错了。捕获1.PNG

ccn87569214 · 发表于 2023-7-27 11:17:00

我也碰到同样的问题了，感觉这个rule文件写的前后不一致，我想用1.8v的nmos做powerclamp ,但是rule文件里似乎写的都是支持5V的，包括RPO能不能画

18870774480 · 发表于 2023-8-7 09:59:06

ccn87569214 发表于 2023-7-27 11:17
我也碰到同样的问题了，感觉这个rule文件写的前后不一致，我想用1.8v的nmos做powerclamp ,但是rule文件里似 ...

我最后是更新了pdk，最新的pdk讲的会比较清楚一些，不会那么乱

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