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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › verilog设计中赋值语句的问题，求指教！
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查看: 2570|回复: 7

[求助] verilog设计中赋值语句的问题，求指教！

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JINNINE
发表于 2020-12-29 17:19:37 | 显示全部楼层 |阅读模式
30资产
我在设计文件中写了 【assign  axi_slave.awaddr = axi_to_bridge_wreq_wr_en ? (axi_slave.awaddr+Number_Bytes_W) : axi_slave.awaddr;  】的语句，vivado没有报错，但被人指出等号左右两边的axi_slave.awaddr不应该在设计中出现，这种情况应该怎么处理呢？有没有什么别的写法呢？求高手指教！
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A1985
发表于 2020-12-29 18:46:46 | 显示全部楼层
组合逻辑环。
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JINNINE
 楼主| 发表于 2020-12-30 08:40:56 | 显示全部楼层


A1985 发表于 2020-12-29 18:46
组合逻辑环。


是这个问题，请问您有好的解决方法吗？求指教！
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JINNINE
 楼主| 发表于 2020-12-30 08:43:48 | 显示全部楼层


A1985 发表于 2020-12-29 18:46
组合逻辑环。


请问递增一般是通过什么样的语句实现的呀？
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风释怀
发表于 2020-12-30 08:51:15 | 显示全部楼层
这种改成时序的always块就行
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felix_xu
发表于 2020-12-30 09:28:53 | 显示全部楼层
组合逻辑回环了。改成时序逻辑就可以了
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janlesion
发表于 2020-12-31 08:24:16 | 显示全部楼层
上面电路会综合出latch，所以不会报错，但应该会报warning,除非是特别需求，否则在电路中一般不使用，都是使用寄存器。
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JINNINE
 楼主| 发表于 2020-12-31 15:12:55 | 显示全部楼层


风释怀 发表于 2020-12-30 08:51
这种改成时序的always块就行


好的 谢谢！
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