Memory compiler生成的单口RAM的verilog model仿真发现不能正常读写？？？

james_guo · 发表于 2020-11-8 20:17:05

本帖最后由 james_guo 于 2020-11-8 20:19 编辑

Memory compiler生成的单口RAM的verilog model仿真发现不能正常读写？？？

james_guo · 发表于 2020-11-8 20:21:17

Memory compile生成的SRAM的verilog model不能仿真是怎么回事呀？

kk2009 · 发表于 2020-11-9 01:06:31

从来没有碰到过

janlesion · 发表于 2020-11-9 10:04:08

你直接从模型定位就可以很快找到原因的，有些模型可能有对时序检查，发现时序不满足就出不了数据，如果需要满足时序，一般rtl都是满足不了的，所以经常会看到对sram的控制代码很多人都会用#1之类的处理方法，在有些模型中#1完全是不需要的。也可能是其它原因，所以最好的方法还是分析verilog模型。

asic_service · 发表于 2020-11-10 20:57:35

OEN给drive 到0没有？

a12349221 · 发表于 2021-1-17 18:21:12

你的OEN呢?

holliwood · 发表于 2021-1-20 22:47:05

可能是时序没过吧 +notimingcheck

liuhangr · 发表于 2023-11-1 13:09:05

我也遇到了类似的问题，经检查不是接口控制的问题。但在控制台里报了setup和hold的warning问题，应该是他生成的verilog模型带有时序检查，检查不通过会生成x输出。我更改激励的时序后可正常读写

Spicedog · 发表于 2024-8-12 23:06:54

我也遇到这个问题，请问如何解决的？

Spicedog · 发表于 2024-8-13 11:32:31

janlesion 发表于 2020-11-9 10:04
你直接从模型定位就可以很快找到原因的，有些模型可能有对时序检查，发现时序不满足就出不了数据，如果需要 ...

正确的，成功解决。
MC生成的SRAM.v 自带建立保持时间，然而控制信号没有，所以需要使控制信号与CLK的上升沿略微错开一些，即CLK 上升沿之后延迟#1，即可

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