如何分析 数码电路区块的耗电?

andy2000a

如何分析 数码电路区块的耗电?

数码电路 合成后 都  verilog 的 gatenetlist , 如使用 hsim 内 v2s可以把 verilogto spice ,

   可转 gate level spice netlist ,  但是 , 必须要用 没 vddvss 的  standardcell library 库 ,   否则用 有 vddvss 的standard cell library ,  hsim 的 v2s 会转出一堆  vdd_dummy_$$$ 很多 dummynet ,   

但如果用 没 power std cell  ,   把 vdd vss 宣告 global, 可仿真,  

  但 , 没法单独看 logicblock 那边sub-block 仿真耗多少电 .  

目前设计要求wholechip 省电, 所以最后 whole chip 用 hsim 来仿看 耗电能多少

Cosim看不到数码电路 耗电 , 只能前仿  wholechip 仿真  

ericking0

综合工具，或者PT之类得工具都可以粗略得通过某种场景下得Gate得翻转来统计电路得实际功耗；