uvm应该放在哪一阶段？

SH1158605085 · 发表于 2020-8-19 17:43:20

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各位大佬，最近在学UVM，请教下uvm是放在没有加约束之前的verilog代码之后还是DC之后也能跑UVM?感激不尽！

鸡毛令箭 · 发表于 2020-8-19 18:47:04

都可以

SH1158605085 · 发表于 2020-8-20 15:53:35

鸡毛令箭发表于 2020-8-19 18:47
都可以

谢谢大佬

nativeda · 发表于 2020-8-21 00:09:37

“加约束之前的verilog代码” 和 “DC之后的verilog代码“ 有啥区别？

saipolo · 发表于 2020-8-21 08:33:14

综合之后，你的uvm_hdl_deposit可能失效，路径已经找不到了

vulture09 · 发表于 2020-9-29 17:17:02

都可以

[求助] uvm应该放在哪一阶段？