cadence51转61后，原来的电路仿真出错

罗浣 · 发表于 2020-8-10 20:42:49

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使用51搭建的电路，仿真正常，然后，在新装了一个61的pdk之后，原来51的电路在61上面仿真的时候，一直报错，显示直流工作点太大（一些支路的电流显示有1GA），问问各位这是啥问题。

miracle_zhang · 发表于 2020-8-11 09:24:16

51转到61后也要相应的把电路从cdb格式转到oa格式 virtuoso本身就可以实现转换
在CDS.log界面tools--conversion toolbox

amodaman · 发表于 2020-8-11 18:00:29

眼见为实，diff一下两个版本下分别产生的input.scs网表文件就知道差别在哪里了。

acging · 发表于 2020-8-11 18:11:08

diff netlist即可

罗浣 · 发表于 2020-8-22 09:24:10

amodaman 发表于 2020-8-11 18:00
眼见为实，diff一下两个版本下分别产生的input.scs网表文件就知道差别在哪里了。 ...

好办法

newrfdesign · 发表于 2020-8-23 11:13:17

Thanks for sharing.

她要喝 · 发表于 2020-8-28 10:11:54

请问解决了吗我也是把管子都调回最初尺寸能跑仿真但瞬态非常慢另外如何diff netlist？

罗浣 · 发表于 2020-10-12 14:47:59

她要喝发表于 2020-8-28 10:11
请问解决了吗我也是把管子都调回最初尺寸能跑仿真但瞬态非常慢另外如何diff netlist？ ...

解决了，diff是指你用这条指令，对两个文件逐行对比，不同的地方会在Linux的terminal显示出来

[求助] cadence51转61后，原来的电路仿真出错