spi電路簡化

lizexc

傳統spi是使用dff製作，dff又是使用基本邏輯閘而組成小弟我的spi需要96bit在我的類比ic裡，造成面積過大
有沒有使用更少mos所組成的spi或posedge dff

nanke

dff用标准单元，面积一般比自己设计的电路和layout小。简化的dff没那么可靠，亚稳态复位这些要考虑清楚，如果不care这些，一个dff可以简化成两级采样电路（每一级一个开关+一个反相器）。

jade175

为什么不调用process 提供的stdcell library呢。

lizexc

nanke 发表于 2020-8-8 10:40
dff用标准单元，面积一般比自己设计的电路和layout小。简化的dff没那么可靠，亚稳态复位这些要考虑清楚，如 ...

两级采样电路 就怕資料丟失 或動作不對，不敢冒險

lizexc

jade175 发表于 2020-8-8 11:48
为什么不调用process 提供的stdcell library呢。

Standard Cell libary一定比full custom 還要大啊 所以盡量還是我自己設計和layout  

nanke

lizexc 发表于 2020-8-9 00:19
两级采样电路 就怕資料丟失 或動作不對，不敢冒險

时钟的速度足够快时，应该不会丢失。

最占面积的就是dff了
可考虑逻辑方面的改变，为什么要那么多dff，dff能不能复用，能不能简化成latch.

lizexc

nanke 发表于 2020-8-10 19:50
时钟的速度足够快时，应该不会丢失。

最占面积的就是dff了

因為面積問題，到最後還是選擇两级采样电路，感謝

andy2000a

Standard Cell libary一定比full custom 还要大

=>  不一定 , standard cell 有考虑 grid , routingtrack .. 会优化 . 以前做 快充(不是 usb_pd 那太复杂需 mcu ) 因须兼容多家快充方案, 逻辑电路特别多 , 后发现 自己做 cell 比 Std 大 , 不过当初 APR 很快.  人工 fully 要画很久, 自己做 dff cell 抽 pin 给 APR 绕, APR 1天内绕完 , 流片回来first cut   握手差不多都会动..

造成面积过大

=>    换工艺吧 .  如果 digital太大 一般就缩 digital那边 .

我是 想研究 Tanner Ledit SPR ,不过ledit 没法 verilognetlist , 因为 版图工程师 看一堆数码就说时间很长.. 很长  .

  模拟ic 还是需一堆数码电路, 万一数码电路很多, 老照成 layout时间一直拖. 如果可以自建 Stdcell ,  APR 就好 , lakerl3 有半自动但没法 做到简易APR