为什么veriloga模块输出电流为负输出电压增加，而输出电流为正输出电压反而减小？

邓小力 · 发表于 2020-7-20 21:45:48

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用veriloga搭了一个传统的CPPLL，但是发现一个奇怪的现象，如下图所示：

这是PFD/CP模块的输出电流和输出电压的波形图，让我觉得奇怪的是，为什么当Iout是负数的时候，Vout依然是正数，并且还在不断上升？而当Iout是正数的时候Vout却在不断下降呢？是我的代码逻辑有错误吗？

上面这两张图分别是我的PFD/CP的代码，以及搭建的testbench原理图~想了很久，还是不太清楚是哪里的问题……
感谢各位大佬不吝赐教！

老尤皮 · 发表于 2020-7-21 10:04:45

可能veriloga里定义的电流的正负方向和你自己觉得的正负方向正好反过来吧，最后电压能够收敛，你的极性应该没错

邓小力 · 发表于 2020-7-21 21:02:04

老尤皮发表于 2020-7-21 10:04
可能veriloga里定义的电流的正负方向和你自己觉得的正负方向正好反过来吧，最后电压能够收敛，你的极性应该 ...

嗯嗯有道理，我再去验证一下，谢谢您~

邓小力 · 发表于 2020-7-26 21:10:42

解决啦！在verilog-A中，电流为-表示电流从电荷泵流出，流入LPF，因此控制电压增高，电流为+表示电流流入，控制电压降低，确实是和我之前理解的正负意义不一样啦。希望能够帮助后来的小伙伴少走弯路哈哈

newrfdesign · 发表于 2020-8-20 19:07:17

Thanks for sharing

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