verilog写好后如何在cadence下生成具体的数字电路呢？

jimipage · 发表于 2020-6-8 14:18:08

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verilog写好了，如何在cadence下生成具体的某个工艺下的数字电路呢？
或者有简单的步骤教程可以推荐吗？

745560674 · 发表于 2020-6-8 17:36:20

创建VerilogA模块生成电路symbol

kk2009 · 发表于 2020-6-9 02:50:51

综合~~~~~
verilog写好后，simulation，验证功能正确
syn 加standcell 的lib，生成具体的电路
P&R，生成gds。

jimipage · 发表于 2020-6-9 10:13:45

kk2009 发表于 2020-6-9 02:50
综合~~~~~
verilog写好后，simulation，验证功能正确
syn 加standcell 的lib，生成具体的电路

多谢。

jimipage · 发表于 2020-6-9 10:17:58

kk2009 发表于 2020-6-9 02:50
综合~~~~~
verilog写好后，simulation，验证功能正确
syn 加standcell 的lib，生成具体的电路

有这么一个流程的，简单的，有例子的教程看看吗？

duty001 · 发表于 2020-6-9 16:41:05

jimipage 发表于 2020-6-9 10:17
有这么一个流程的，简单的，有例子的教程看看吗？

这个就差综合了
楼主可以去找找用rtl compiler或者genus综合的流程。如果身边有做过的人就最好了

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